Håkan Nylander
ASIC Design for Testability and Verification Engineer.
070-536 66 32
Håkan har över 30 års erfarenhet från olika elektronikföretag. Han har arbetat som: ASIC konstruktör med inriktning mot konstruktion för testbarhet, generering, simulering, och konvertering av testvektorer. Testingenjör med utveckling av testprogram och testfixturer för volymproduktion av kretskort, och integrerade kretsar i Sverige och i Asien.
Håkan är noggrann, drivande, strukturerad, tålmodig, och har stor förmåga till att börja från ”helikopter-perspektivet” när han ger sig i kast med något nytt, för att därefter tränga sig in i uppgiften. Som person har han lätt för att kommunicera och samarbeta med övriga i ett projekt. Håkan har arbetat ihop med kollegor i projekt i flera olika länder vilket gett en förståelse för skillnader i olika kulturer.
De roller som Håkan innehaft och behärskar är:
- ASIC Design for Testability Design (DFT).
- Verifiering av DFT Logik och Minnes BIST.
- Generering, simulering, av ATPG Scan,- och IddQ-testvektorer för ASIC.
- Utveckling av testprogram och hårdvara för volymproduktion av ASIC.
- Utveckling av testprogram och hårdvara för volymproduktion av kretskort.
Dator-plattformar och utvecklingsverktyg , Erfarenheter:
- UNIX, Linux
- PC
- ClearCase versionshantering
- Mentor Graphics ModelSim
- Mentor Graphics FastScan
- Mentor Graphics TestKompress
- Mentor Graphics Bsd Architect
- Mentor Graphics Mbist Architect
- Mentor Graphics DFT Advisor
- Novas DeBussy / Verdi
- Synopsys Design Vision
LinkedIn Profile: http://www.linkedin.com/in/hakannylander
Genomförda uppdrag
Håkan har varit uppdragsansvarig i följande uppdrag:
ASIC DFT (Design for Testability)-konstruktion och verifiering
- DFT (Design for Testability).
- Verifiering av DFT-logik, och Minnes-BIST, med hjälp av en ASIC-Level-Verification Testmiljö.
- Implementering / Återanvändning av DFT-Verification Testmiljö från tidigare projekt, för verifiering av DFT-logik, och regressionstester.
- Anpassning av tcl-, och perl-script.
ASIC Testvektor-Generering
Testvektor-generering i 3st ASIC-projekt.
- Genererat ATPG Scan-, och IddQ-testvektorer.
- Återsimulering och Debug av testvektorer för att uppnå krav för feltäckning, och för att de skall kunna fungera i ett ASIC komponent-testsystem.
ASIC DFT (Design for Testability)-konstruktion och Verifiering
- Verifiering av Minnes-BIST (Built In Self-Test)
- Funktionell verifiering
- Verifiering av Interface-Timing
ASIC DFT (Design for Testability)-konstruktion
- Implmentering av DFT-Logik i en ASIC Basband-Komponent för en GSM-Telefon